【摘 要】
:
测试压缩下的功耗问题已经成为近期研究的热点。本文提出了一种新的低功耗广播式测试压缩结构,通过有限状态机控制一半的内部扫描链在扫描过程中接收持续的常数0,另一半的内部扫描链接收来自扫描通道的测试激励,实现了广播式压缩环境下对内部扫描链选通的自动动态控制。为了提高故障覆盖率,在低功耗广播扫描模式之后增加了串行扫描模式。实验结果表明扫描移位功耗和捕获功耗可降低50%-60%,故障覆盖率可达到无损,不需要
【机 构】
:
Department of Microelectronics, Peking University, Beijing, 100871;Key Lab of Integrated Micro Syste
论文部分内容阅读
测试压缩下的功耗问题已经成为近期研究的热点。本文提出了一种新的低功耗广播式测试压缩结构,通过有限状态机控制一半的内部扫描链在扫描过程中接收持续的常数0,另一半的内部扫描链接收来自扫描通道的测试激励,实现了广播式压缩环境下对内部扫描链选通的自动动态控制。为了提高故障覆盖率,在低功耗广播扫描模式之后增加了串行扫描模式。实验结果表明扫描移位功耗和捕获功耗可降低50%-60%,故障覆盖率可达到无损,不需要对电路结构做大的修改,更适用于大规模的工业电路。
其他文献
SRAM型FPGA具有设计开发周期短、设计制造成本低、可反复编程、灵活性高等优点,在航空航天领域中的应用逐渐受到重视。但是SRAM型FPGA极易受空间高能带电粒子导致的单粒子翻转效应的影响,严重制约芯片可靠性。本文针对SRAM型FPGA的可靠性问题,提出并实现了基于动态重配置的可靠性设计和基于配置文件回读的跨层次可靠性设计方法。基于动态重配置的可靠性设计利用SRAM型FPGA动态重配置技术,在三模
在门级电路的可靠性估计方法中,基本门故障概率p通常是以经验值或人为设定的方式出现,最近才被建模成栅氧化层的故障概率或基本门的输入导线的故障概率。本文结合广义门电路的版图结构信息,分析了故障的形成机理与作用模式、广义门电路的拓扑结构和可靠性的损失机理,并给出了输入导线与栅氧化层的缺陷随时间的生长模型以及缺陷移除率的计算方法,最后建立了包含老化或早期失效的广义门电路的故障概率P模型。理论分析与在ISC
检查点技术是保障计算机系统可靠性的一种常用方法,检查点间隔的设置和选取对提高计算效率具有重要意义,合理地设置检查点的间隔、提高任务执行效率和保证系统更好的可靠性是目前检查点间隔研究的热点。在故障次数服从泊松分布的条件下,提出一种基于指数分布和正态分布的动态检查点间隔策略,该策略采用指数分布函数定位假设故障点,使用正态分布函数描述实际故障点接近假设故障点的程度,并能够根据故障发生情况动态的调整检查点
三维集成电路是通过硅通孔将多个相同或不同工艺的晶片上下堆叠并进行垂直集成的新兴芯片集成技术。通过这种集成,芯片可获得更小的外形尺寸、更高的片上晶体管集成密度、单片上能集成更多的功能模块以及更高的互连性能等显著优点。然而,三维集成电路也带来了诸如TSV电迁移效应等新挑战。本文提出了一种抑制TSV电迁移效应的可靠性设计方法。首先,针对镀铜气泡、绑定非对齐和绑定界面尘埃沾染等TSV缺陷,分析了制造缺陷和
基于振荡的测试方法(OBT)对待测电路进行重构,使其产生稳定的振荡波形。传统的OBT方法得到的振荡波形为单频正弦波,以频率和幅值作为故障特征建立故障字典,故障覆盖率较低。为了提高故障定位能力,本文尝试以简单的附加电路产生多频振荡波形,利用频谱分析增加新的故障特征,并讨论了该方法的可行性和需要解决的问题。
集成电路工艺水平提高的同时,老化效应严重威胁了电路的可靠性.本文针对电路老化导致失效的问题进行研究,提出了一种基于时-空冗余技术的失效防护方法.该方法针对老化的行为特征,采用冗余的时序单元对数据路径进行加固,并通过多时钟技术控制时序单元.实验数据表明,本方法在ISCAS89电路中的平均面积增长率为41.43%;在冗余时钟相位差达到时钟周期的20%时,可以有效将电路的平均故障间隔时间(MTTF)提高
高扇入多米诺或门是高性能集成电路中常用的动态电路,而负偏置温度不稳定性降低了多米诺或门的噪声容限并增大了其传输时延。本文提出了带有补偿晶体管的多米诺或门结构,通过开启补偿电路,使电路在老化以后仍然能够保持其抗干扰能力和传输延时,有效的延长了多米诺电路的使用寿命。
随着制造工艺的不断进步,老化效应导致的动态参数偏差和漏电给集成电路的可靠性带来了严峻挑战。目前关于电路老化和漏电的协同优化方法或者以侵入式方法实现,或者采用输入向量控制方法(IVC)。然而,侵入式方法会增加设计复杂度,并引入较大的时延和面积开销;而IVC方法则会随着电路规模的增大逐渐失去其优化效果。本文提出了一个新的协同优化模型以最小化电路处于待机模式时由于NBTI效应导致的时延偏差和静态漏电。提
为了满足系统芯片对通信带宽的要求,片上网络逐渐成为多核处理器互连的主流方案。然而随着集成电路技术进入纳米时代,由于制造缺陷、电粒子轰击等原因,片上网络出现故障的可能性明显增大,严重时会导致整个系统崩溃。以往的容错技术允许片上路由器分时复用其它正常工作的数据通路分片,以提高路由器的容错能力,降低传输延迟。然而,随着故障分片数量增多,路由器的可靠性和性能会受到严重影响。本文基于数据通路部件可分片的特点
随着SoC芯片集成度和复杂度的不断提高,其测试变得越来越复杂,测试成本也越来越高。按照目前的发展趋势,测试成本将有可能超过芯片自身的设计和制造成本,如何降低过高的测试成本也逐渐成为研究的热点。本文基于片外信号源方法提出了一种低成本SoC测试方案,并在自动测试系统T6575上实现。本文的研究方法对同类芯片低成本量产测试具有现实参考意义。