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集成电路的规模和复杂程度的增加，促使其设计方法向行为功能级别的高层次设计方法转移。ＶＨＤＬ和Ｖｅｒｉｌｏｇ在ＩＣ设计中逐步得到广泛的应用，但它们在直观地表达设计思想、设计重用、数据组织等方面有很多不如意之处。文中介绍一个基于图形描述的高层次设计环境ＶＤＥ（ＶＨＤＬ／Ｖｅｒｉｌｏｇ Ｄｅｓｉｇｎ Ｅｎｖｉｒｏｎｍｅｎｔ），它把繁复的语言用可视化的手段组织起来，是一个高层次设计输入、验证的集成环境。