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本文提出了一种用于H.264视频压缩标准的自适应二进制算术编码器的电路结构，该结构优化了标准中区间重整的算法流程，并针对进位输出无长度限制的问题，设计了基于FIFO的高吞吐率输出模块。整体的电路采用流水线结构，编码速度达到1bit/cycle。该结构在Altera ACEX EP1K100-1 FPGA上实现，工作频率可达42MHz。