【摘 要】
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在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。
【机 构】
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电子科技大学 200720303016
【出 处】
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2009四川省电子学会半导体与集成技术专委会学术年会
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在大规模的ASIC设计中，时钟的规划问题变得越米越突出，各种芯片的时钟拓扑结构也变得越来越复杂。如何设置合理有效的时序约束，成为了当今后端设计中的一个难题。本文基于业界STA分析方法学，提出了针对此类问题的解决思路，并以一个实际芯片的后端设计为例，对该芯片中的各种时钟拓扑结构给出了相应的解决办法。
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