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本文详细介绍了超前滞后型数字锁相环从位流数据中恢复出位时钟的原理,分析了其结构参数对于环路性能的影响并加以改进,最后在FPGA中利用VHDL语言实现.仿真结果表明,本文设计的方案对于受到干扰的基带数据可以稳定、快速锁定.
在FPGA上实现数字锁相环位同步器的设计
【摘 要】
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本文详细介绍了超前滞后型数字锁相环从位流数据中恢复出位时钟的原理,分析了其结构参数对于环路性能的影响并加以改进,最后在FPGA中利用VHDL语言实现.仿真结果表明,本文设计
【机 构】
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国防科技大学电子科学与工程学院,长沙,410073
【出 处】
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中国电子学会第十一届青年学术年会
【发表日期】
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2005年期
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