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本文基于SRT算法,采用Verilog HDL语言,Maxplus 2平台,完成了单精度浮点除法器的设计。本文采用SD表示、常数比较以及飞速转换等设计方法对除法器结构进行优化。仿真实现的结果表明,这种浮点除法结构进一步提高了浮点除法器的运算速度。
一种基于SRT算法的单精度浮点除法器的设计
【摘 要】
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本文基于SRT算法,采用Verilog HDL语言,Maxplus 2平台,完成了单精度浮点除法器的设计。本文采用SD表示、常数比较以及飞速转换等设计方法对除法器结构进行优化。仿真实现的结
【机 构】
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暨南大学信息科技学院电子工程系广州 510632
【出 处】
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中国第二十届电路与系统学术年会暨2007年港澳内地电子信息学术研讨会
【发表日期】
：
2007年期
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