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本文研究了一种新提出的利用Berlekamp-Massey(BM)算法实现高速RS译码器的VLSI结构,引入了GF(28)域适合FPGA实现的比特串行乘法器并改进了译码器结构.最后,给出了基于该改进结构的RS(255,239)译码器的性能.
基于BM算法的RS译码器的FPGA优化实现
【摘 要】
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本文研究了一种新提出的利用Berlekamp-Massey(BM)算法实现高速RS译码器的VLSI结构,引入了GF(28)域适合FPGA实现的比特串行乘法器并改进了译码器结构.最后,给出了基于该改进
【机 构】
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国防科技大学电子科学与工程学院,湖南,长沙,410073
【出 处】
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中国电子学会信息论分会第十三届学术年会
【发表日期】
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2005年10期
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