基于FPGA的卷积编码和解码的实现

来源 :中国电子学会电路与系统学会第十九届年会 | 被引量 : 0次 | 上传用户:ren_sir
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卷积编码和译码在现代通信中是基本的也是很重要的编译码方式.具体应用中常常将卷积编译码和其它功能模块比如信源编码,交织等其它调制解调方式设计在一个芯片上实现.所以在设计中如何用最少的硬件资源来实现功能是设计者很重要的设计工作.本设计中在简单介绍卷积编译码的理论基础上重点介绍在VB译码中采用复用技术来减少硬件资源.通过本设计获得了用24.384M的系统时钟实现19.32KBPS的卷积编译码逻辑功能单元.通过复用技术可以比没有用复用技术节约2/3以上的资源.
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