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近年来信息技术日新月异,快速发展的多媒体技术使得人们对无线通信系统的要求越来越高。60GHz频段有着巨大的开发潜力和研究价值,其频谱资源丰富而且能够实现高速率数据传输。另一方面,集成电路工艺水平和设计技术的迅速发展也为60GHz频段电路的研究创造了优越条件。作为无线通信系统和相控阵雷达的关键模块,衰减器的研究和设计具有重要意义。文献调研结果显示,目前射频衰减器主要是采用GaAs工艺实现的,基于硅基CMOS工艺的射频衰减器研究还相对较少。面对上述现状,本文采用65nm CMOS工艺,设计了一款60GHz低相移六位数字步进衰减器。在传统衰减器的设计基础上,基于深N阱工艺,采用体悬浮技术的CMOS晶体管开关和相移补偿结构,使衰减器获得小的附加相移和小的插入损耗,同时具有较大的衰减动态范围,并提升了衰减平坦度和传输性能。在设计中,综合考虑负载效应和功率驱动能力,合理安排比特排序,优化级联结构,整体提升衰减器电路的性能。为完成衰减器相位/幅度修正,本论文采取了低通滤波器进行补偿。基于以上技术,本论文对衰减器进行了理论分析和仿真验证,分别设计了基于电感补偿和电容补偿结构的六位数字步进衰减器。结果如下:最大衰减量达31.5dB,衰减步进是0.5dB。在57-66GHz频段,电感补偿结构的数字步进衰减器幅度/相位均方根误差分别低于0.5dB/5.2°,版图面积是0.75mm × 0.25mm,插入损耗约为8.1dB,回波损耗优于6.4dB,P1dB约为16dBm;在57-66GHz频段,电容补偿结构的数字步进衰减器幅度/相位均方根误差分别低于0.7dB/3.1°,版图面积是0.65mm×0.2mm,插入损耗约为9.4dB,回波损耗优于6.7dB,P1dB约为13dBm。和GaAs工艺射频数字步进衰减器相比,本论文所设计的CMOS射频数字步进衰减器的衰减量和附加相移精确度更高,版图面积更小。