杂凑算法作为密码学三类基础算法之一,在现代密码学中起着重要作用,被广泛应用于数据完整性校验、身份认证等场景。由于杂凑算法软件实现速度慢,安全性差,因此对高吞吐和低延时的杂凑算法硬件实现的需求也越来越强烈。由于杂凑算法的多样性,在不同场景下,人们对算法的需求也不同,因此本文实现了一种基于MD结构的通用算法加速器,以SM3和SHA256为例,在兼容两种算法的同时,优化了硬件资源利用率并提高了加速器性能。本文首先对两种杂凑算法进行了分析,将加速器分为硬件实现部分和软件实现部分,通过对比各种硬件实现方式的优劣,选用了 Xilinx公司推出的ZYNQUltraScale+MPSOC系列开发套件完成加速器实现,并提出了加速器硬件部分实现方案。其次,介绍了加速器硬件电路部分的设计与优化过程。为了实现通用加速器的设计,加速器根据算法结构被划分为多个模块:控制模块、扩展模块、压缩模块和存储模块。扩展模块设计时,首先对算法分析得到了算法的最大并行因子,用于设计并行电路,其次设计了一组高数据复用率的寄存器组以支持并行电路的高效工作。压缩模块设计时,逐个分析了每一条关键路径,优化算法路径以减少计算次数,对关键路径中由于加法计算的高延时点使用保留进位加法器和超前进位加法器进行替换,并将不同算法中的相同逻辑函数使用共享电路实现。存储模块根据扩展模块和压缩模块的需求,将位宽和深度与之匹配,在使用最少RAM资源的同时,减少数据读写的延时。在模块设计完成后,站在模块级的角度,设计了粗粒度的流水线,使扩展与压缩模块流水线工作,进一步提高加速器吞吐率。最后,将加速器部署在ZCU104开发板上,并通过实验对加速器的性能与资源占用等数据进行了对比与分析。实验结果表明,加速器能够在节省了一定资源的情况下完成对多种算法的兼容,并且提供较高的吞吐率,并随着消息组数的增加吞吐率也不断提高,在250MHz时钟频率下,吞吐率上限为1907.35Mbps,为杂凑算法加速器的设计提供了新的思路。