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随着近年来SoC芯片的广泛应用,解决SoC的可测性问题,已经成为人们关注和研究的热点。针对SoC测试向量数据量大的问题,目前研究者们已经提出了许多的解决方案,其中内建自测试是最有效的一种。在内建自测试中,最典型和最重要的就是存储体内建自测试控制器,针对不同的SoC芯片,不同的电路结构,不同类型和大小的存储体,需要考虑相应MBIST控制器的设计,以满足在不同设计中的测试要求。同时,随着超大规模集成电路深亚微米工艺技术和系统级芯片(SoC)的发展,使得集成电路的测试面临越来越多的困难,尤其是测试时的功耗问题。因为过大的功耗会引起集成电路温度上升,影响集成电路的正常工作,降低芯片的成品率和可靠性。因此,在芯片测试的过程中考虑功耗优化已经成为一种必须。由于SoC芯片中对存储体模块MBIST的广泛使用,对其进行功耗优化的研究也变得非常活跃,已经成为一个很重要的研究方向。本论文研究了常见MBIST算法的复杂性,运行时间和故障类型。选取适当的算法完成了FT-SoC芯片所有memory的内建自测试;根据存储体的不同设计风格和层次,实现了两种MBIST控制器的设计,并从多层次对其进行了成功的仿真验证,证明了设计的正确性;通过旁路设计,实现了MBIST和全扫描模式的隔离。在实现SoC芯片的MBIST控制器基础上,本论文拟对存储体内建自测试的功耗问题进行研究,提出降低SoC片上大容量存储体瞬间测试功耗的方法。其一是基于物理布局的分组控制技术,按照项目上功耗指标和存储体工作频率要求,结合存储体大小种类,设计了带诊断功能的分组控制器并通过了仿真验证;其二采用门控时钟的方法对功耗进行优化,列举常见的几种门控时钟技术及其优缺点,提出针对MBIST功耗优化设计的门控时钟结构,给出在memory_bypass和MBIST后仿中门控时钟的设计。目前,该款SoC芯片已经成功流片,利用ATE设备对芯片进行了测试,获取了MBIST瞬间测试功耗的数据。对MBIST分组瞬间测试功耗结果进行了详细的分析,得出的最大瞬间测试功耗只有芯片最大功耗要求的21.3%,而且每个分组的瞬间功耗都比较平均,完全满足设计要求。同时,通过实际测试,分析了测试功耗与存储体大小、存储体位宽、频率和温度的关系,发现测试功耗与存储体大小、频率和温度都是成正比的关系,进一步证明了分组设计的合理性和有效性。