本文自主设计了一个串行接口引擎的结构。在分析USB1.1物理层信号的基础上提出了一种不用USB PHY模拟IP的方案，在可靠性方面，经过FPGA验证，误码率非常小。芯片的流片成功也进一步验证了这一方法的可行性，节省了不小的IP授权费用。在整个设计中，采用门控时钟的设计方法。 在模拟设计部分方面，综合考虑了系统的技术指标和电路实现的复杂性，选取和设计出环路结构形式。根据采取的CMOS工艺特点和要求，设计环路各部件具体的电路形式，如PLL环路的鉴相器，环路滤波器，压控振荡器，分频器。特别是对于其中比较复杂的部件，如鉴相器，压控振荡器等，论文通过研究其电路特点来设计电路模型，使其性能最优。最后采用EDA工具HSPICE对电路进行仿真。 本文详细说明了各个模块的设计流程，讨论了一些模块的多种实现方法。整个设计代码用Verilog编写，并通过了Modelsim的仿真，在功能上（行为级）验证了解码器的正确性，全部代码在Quartus II上编译成功，并通过了FPGA验证。