随着现代处理器集成晶体管数量的不断增加,处理器性能的进一步提高越来越受限于能耗与散热之间的矛盾。另一方面,对于采用电池供电的移动终端类应用和对能耗更加敏感的物联网应用,如何在满足性能需求的前提下尽可能的降低能耗已经成为设计者首先需要面对的挑战。为了降低系统的能耗以减缓上述矛盾,工业界和学术界将电路的工作电压向下延伸至近阈值附近。然而在近阈值低电压工作环境下,组成系统中高速缓存（Cache）的主体:静态随机存储器（SRAM）阵列中的部分存储单元（Bitcell）在位线（Bitline）放电结束后两根位线之间的压差无法在规定时间内达到对应敏感放大器的失调电压,这种时序错误的发生导致数据无法正确地被敏感放大器采样,从而劣化整个系统的性能。时序推测技术可以通过对数据进行多次采样以检测时序错误并通过延长位线放电时间将其纠正,本论文基于交叉感知型时序推测SRAM（CS-SRAM）提出了一种时序推测Cache（TS Cache）。直接使用时序推测型CS-SRAM阵列构建的TS Cache设计虽然可以检测并纠正由于电压降低而带来的时序错误,但修复这些错误所依赖的额外位线放电延时会对整体系统性能带来负面影响。为此,本论文在此基础上提出了基于重用的重映射时序推测Cache（RRS Cache）优化设计以缓解低电压工作环境下TS Cache性能较低的问题。RRS Cache中提出的优化机制包括:第一,Cache行（Cacheline）重映射机制尽可能的将时序错误集中映射到少数Cache行中,从而减少Cache中受到时序错误影响的Cache行数量;第二,基于重用的Cache填充替换策略。该策略以读请求在系统中有更高的重要性为根据,优先将无错资源分配给有较高可能性被读请求所重用的数据,从而进一步降低读访问遇到时序错误的几率。本文对八种不同的近阈值Cache方案进行性能、面积、功耗等多方面的横向对比。与TS Cache设计方案相比,RRS L1 Cache的额外功耗上升了0.2%,面积增加了1.76%,而其访问平均延时降低9.8%;RRS L2 Cache的额外功耗则下降了13.5%,面积上升了2.54%,访问延时降低9.4%;此外RRS Cahce整体系统的性能较TS Cache提升9.8%,达到了理想Cache方案（无任何时序错误）性能的98.6%,同时也是剩余的七种方案中性能最高的Cache方案。