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随着数字信号处理技术和通信技术的迅速发展,系统对ADC精度和速度的要求不断提高。在高速ADC中,折叠插值ADC以其特有的优势成为了近年来高速领域的一个研究热点。利用时间交织技术可以使进一步提高折叠插值ADC的转换速度,然而,随着输入信号以及采样时钟频率的提高,时钟占空比和抖动性能对ADC的影响越来越关键,因此设计一个提供稳定50%占空比的时钟占空比校准电路(DCC)对高速高精度ADC的设计显得尤为重要。本文首先对ADC的概况和性能参数进行了一些介绍,并详细阐述了时钟占空比和时钟抖动对双通道时间交织折叠插值ADC性能的影响。然后在研究现有的占空比校准电路结构及其关键电路的基本原理,并对它们的优缺点进行分析和讨论的基础之上,总结出适用于10bit 1GSPS折叠插值ADC的占空比校准电路结构。本文所设计的占空比校准电路最终采用全差分连续时间积分器作为检测级电路,跨导放大器和CML时钟缓冲器构成差分调整级电路,来实现较高的工作频率和校准精度。差分形式的时钟电路可以有效减小传统时钟电路的开关噪声,并提高共模抑制能力。本文对占空比校准电路的各个电路单元进行详细的分析,并根据设计指标对高速时钟占空比校准电路进行设计。其中,包括积分器RC常数大小的选取,积分器中运放的设计,线性跨导运算放大器的设计以及各级时钟缓冲器的设计等。另外,通过分析占空比检测电路的检测灵敏度和传输函数以及调整级电路的压控灵敏度,给出了校准环路的线性模型,有利于对占空比校准电路进行调整和分析环路稳定性。本文基于TSMC 0.18μm CMOS工艺,在1.8V电源电压下,通过Cadence的Spectre软件对设计的电路进行仿真。仿真结果表明,该时钟占空比校准电路的工作频率范围为250MHz～1GHz,在500MHz输入时钟频率下,可校准占空比范围为20%-80%,输出占空比精度为50%±0.7%,建立时间小于1μs,输出时钟均方根抖动约为278fs,达到设计要求。