【摘 要】
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在高速A/D转换器中,低抖动时钟在系统性能的提高上发挥着至关重要的作用。由各种原因引起的时钟抖动往往会引起采样点偏移,导致A/D转换器的精度和信噪比下降,使得输出信号增
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在高速A/D转换器中,低抖动时钟在系统性能的提高上发挥着至关重要的作用。由各种原因引起的时钟抖动往往会引起采样点偏移,导致A/D转换器的精度和信噪比下降,使得输出信号增加不确定的频谱毛刺、增大误码率等。因此,必须在片内设计时钟稳定电路,为高速ADC提供低抖动的采样时钟。论文在概述时钟占空比稳定电路国内外研究动态的基础上,对锁相环技术进行了深入研究,并基于DLL原理,提出用于高速A/D转换器的低抖动时钟稳定电路结构。在此基础上,采用ASMC 0.35μm 3.3V BiCMOS混合信号工艺,对各模块电路进行分析设计,并着重研究了运算放大器的性能对时钟抖动的影响。在电路设计完成之后,具体分析了版图设计中需要考虑的各种因素,对个别模块在布线过程中需要注意的问题进行重点讨论,并给出了整体电路的版图,面积约为900μm×780μm。使用Cadence Spectre仿真平台对电路进行整体仿真,结果表明,该时钟稳定电路能够产生双相非交叠时钟。对于125MHz的输入时钟频率,时钟占空比可调节范围达到10%~90%,调节精度优于50%±5%,锁定时间小于2μs,输出信号峰峰值抖动小于12ps,性能达到设计要求。
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