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现代集成电路的峰值功耗超过百瓦,如何降低功耗成为集成电路设计的首要问题,芯片在工作时,其动态功耗占据系统总功耗的90%以上,而时钟路径上的动态功耗占据系统总功耗的40%左右。如何降低动态功耗是低功耗设计的关键,而针对降低时钟路径上动态功耗的设计方法往往会更加简单高效。目前运用广泛的低功耗技术有多阈值电压技术、门控时钟技术、多电源电压供电技术、网表优化技术等,但仍然无法满足集成电路设计对低功耗的更高要求。为此,本文针对时钟路径动态功耗,设计实现了多位触发器,并利用后端设计,有效减少了时钟网络驱动门的数量,从而降低了时钟路径的动态功耗,该方法还有利于实现更小的芯片面积。本文的主要工作包括:1、梳理分析了集成电路功耗的组成,基于此设计了减少时钟路径动态功耗的多位触发器,并详细介绍了多位触发器的结构、工作原理等,进行了功能验证,表明了此设计的可行性。2、基于多位触发器的特点,选取SHA256算法验证此设计方法在实际应用中的性能表现。首先对SHA256算法和相应模块设计做了简要介绍,然后阐述了对应模块的测试流程,最后完成了前端设计中的功能验证,表明模块设计的正确性。3、基于中芯国际55nm工艺,针对SHA256算法模块完成了测试流程中的DC综合与布局布线。对比分析了分别采用四种不同触发器(单位触发器、双位触发器、四位触发器及双位四位混合使用的触发器)的设计方式通过DC综合获得的面积、功耗、时序报告,采用了多位触发器结构能够有效地降低3%左右的面积,且采用四位触发器的时间裕量为0.2473,采用单位触发器时为0.2650,说明采用了多位触发器结构会使性能降低,但仍能满足设计要求。4、利用静态时序分析工具(Prime Time)、动态仿真工具(VCS)分别进行了时序分析、动态仿真,验证了其功能,并导出VCD文件进行最后的功耗分析,得到实际情况下的功耗。得出的功耗显示,较之单位触发器,双位触发器降低了12%的功耗,混合触发器降低18%的功耗,四位触发器降低35%的功耗。以上结果表明,采用多位触发器技术可以有效降低时钟路径功耗,而采用四位触发器的效果最为显著,同时,该方法还可减小芯片面积。