本文在研究分析前人工作的基础上,对Viterbi译码算法的若干实现技术进行了优化处理,提出了一种用寄存器交换法实现Viterbi译码的完整方案。首先借助Matlab 7.0软件搭建完整测试系统,包括编译码、调制解调以及信号在信道中的传输过程。根据Matlab生成的性能曲线又对软判决位数、交织深度和度量值计算方式等参数的变化对译码性能的影响进行了研究。用Verilog硬件描述语言具体实现了编译码过程,确定了译码器主要模块的体系结构,分析和均衡了面积与误码率相互制约的矛盾。软判决位数、交织深度等参数均为编译前可配置。采用了一系列方法如截短法、用等效的思想简化启动过程、加比选计算并行化等,进一步改进了Viterbi译码算法的性能。在用ModelSim 6.0进行波形仿真时,要有数万译码数据输出到文件,人工几乎不可能完成其与原始数据文件的比较以获知其译码正确性,于是利用MFC编写了直观具有图形界面的误码率统计程序。之后又利用Xilinx ISE9.1i软件基于Virtex5芯片进行综合,最大输出频率可达近200Mbps。将IP Core下载到HAPS-54开发板中,并在真实系统中进行了BER性能测试,发现自研IP Core,在信噪比高于5.0时优于Altera公司的同类产品和CDM-600。为了使我们的研究具有更强的实用性,仿照DVB-S系统,我们将卷积编码作为内码与RS编码进行级联,又融进了块交织技术,确定了交织矩阵和交织方案,这样就进一步提高了编译码的性能和抗突发错误的能力。