本文的研究对象为DVB-S2标准LDPC（Low-Density-Parity-Check）码，分析了该标准LDPC码的编码特点，研究了LDPC码各译码算法的性能。根据校验更新算法译码算法分为：BP算法、最小和及其修正算法和折线近似算法；从更新顺序上分为：并行译码和分层译码等。在硬件实现上，编码器充分利用FPGA的资源，利用104个具有五级流水线结构的“Parity address和Parity databit计算单元”，832个可以动态配置的双口1x1024RAM阵列（parity data bitsstorage）。设计出好的流水线计算结构和RAM动态配置结构以达到资源和吞吐率的充分优化利用，可以根据code rate来动态配置各个双口RAM资源以提高每个时钟周期的吞吐率，支持每时钟周期1bt,2bt,4bt,8bt bch数据并行处理，当时钟频率为100MHz时，吞吐率达到800Mbps。编码器占用3279个逻辑单元，792个寄存器，854923bits RAM。设计出了DVB-S2标准下的16200码长，0.6码率LDPC码译码器，译码器基于并行译码和最小和算法,共消耗24004个逻辑单元，6437个寄存器和448594bit的RAM,译码器的398MHz最高时钟可达398MHz,吞吐量达到289Mbps，与其他设计相比用较少的硬件资源消耗就换得了较大的译码吞吐率的提高。译码算法研究结果表明，不同码长，码率和译码算法的计算复杂度和仿真性能不一样，复杂度高的译码算法的各方面性能要优于复杂度低的译码算法，在实际应用需要根据需求，通过折中适当地选择码型和译码算法。基于共享内存和后验概率累加储存的译码器结构，不仅吞吐量大，而且寄存器和内存资源的消耗小。总之，本文为不同信噪比和误码率下译码算法的选择提供了策略，并致力于实现吞吐量大，资源消耗小的译码器。