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本论文详细研究了抬高源漏(ElevatedSourceandDrain，简称ESD)超薄体(UltraThinBody,简称UTB)SOIMOSFET和凹陷源漏(RecessedSourceandDrain，简称RSD)UTBSOIMOSFET的源漏寄生电阻特性和短沟道特性。提出了一种新器件结构——绝缘层上源漏(SourceandDrainonInsulator,简称SDOI)MOSFET结构，研究了其短沟道性能，并提出制备方法。本论文的主要工作和贡献有：
(1)利用ISE模拟软件，详细研究了亚50nm尺度范围内ESDUTBSOIMOSFET和RSDUTBSOIMOSFET的电阻特性。定量分析了器件结构、工艺参数对源漏串联电阻的影响。分析结果表明，源漏接触电阻率、源漏扩展区长度、源漏区杂质分布是决定源漏串联电阻的主要因素。RSDUTBSOIMOSFET与ESDUTBSOIMOSFET相比，源漏串联电阻有明显的减小。而且模拟结果显示，传统的源漏掺杂方式——gate-S/Doverlapdoping很有可能不被亚50nm器件采用。原因是这种掺杂方式会导致过大的源漏串联电阻和较差的短沟道特性。模拟结果发现，一种新的源漏掺杂方式——gatetoS/Dunderlapdoping能够使UTB器件按比较缩小到18nm以下。上述模拟结果为亚50nmUTBSOIMOSFET的设计提供了系统的指导建议。
(2)研究了亚50nm尺度时ESDUTBSOIMOSFET和RSDUTBSOIMOSFET的阈值电压roll-of、漏感应势垒降低(DIBL)、亚阈斜率等特性。结果显示，如果在只考虑短沟道效应的情况下，ESDUTBSOIMOSFET和RSDUTBSOIMOSFET都可以按比例缩小到20nm。并且，与ESDUTBSOIMOSFET相比，RSDUTBSOIMOSFET在结构上有更大的设计空间，但并没有显示出更差的短沟道特性。因此，考虑到在减小源漏串联电阻上的优势，RSDUTBSOIMOSFET是一种较为理想的、更适合于亚50nm大规模集成电路的器件结构。
(3)提出了一种新的、适用于纳米尺度的MOS器件结构(SDOIMOSFET)。新器件结构的特征是源漏区(除去与沟道相连的扩展区)与衬底间用绝缘层隔开，沟道和衬底连通。源漏区位于绝缘层上，可以减小源漏接触电容和源漏到衬底的泄漏电流，还可以消除源漏穿通的可能。另外，沟道区的掺杂采用阶梯函数的掺杂分布，用于减小由于杂质随即分布所引起的阈值电压漂移以及沟道区高电场所引起的载流子迁移率的退化。利用ISE详细模拟分析了器件的短沟道性能。模拟结果说明，SDOIMOSFET能够获得比传统UTB器件更好或相似的抑制短沟道效应的能力和亚阈斜率特性。我们还给出了用于实现这种新器件结构的主要工艺流程。