当今大数据、物联网时代来临,神经网络、图计算等面向数据密集型应用的算法模型研究取得了重要突破。数据密集型应用往往依赖于海量数据的存储和处理,然而传统的计算机硬件设施已经逐渐无法满足上述应用场景的计算需求。究其原因,一方面是因为摩尔定律放缓,晶体管的尺寸已经快要触碰到物理极限,算力和能量效率的提升速度很难维持;另一方面是因为无论芯片集成度如何提升,总是需要耗费比重极大的能量把数据搬运到处理器中,硬件计算资源的潜力难以充分发掘。为此,本文探索将计算和存储融合的存算一体系统的设计优化方法,以打破传统芯片系统中固有的冯·诺依曼架构瓶颈对高性能、低功耗、低成本等需求的制约。基于存算一体架构的系统开发生态尚处于起步阶段,面临产业链上游支撑不足、下游应用不匹配等诸多困局。关于如何结合新型器件优势实现从器件、电路、架构到算法的综合研究,领域内尚且缺乏一套完整的设计工具和方法学,来支持存算一体架构的原型设计、验证以及优化等。为此,本文开展了架构辅助设计和评估工具以及软硬件协同优化方法的研究。针对存算一体系统,有针对性地实现了面向应用的设计空间探索和系统优化。本文取得的具体研究成果如下:首先,从架构仿真层面出发,搭建了用于领域专用加速器设计验证的基础工具。该仿真器中设计了灵活的算法和指令接口,模拟了处理器、加速器和存储系统之间的交互以及基于近存计算范式的加速器计算内核。实现了与加速器及其计算范式兼容的指令集架构、存储系统建模和功耗评估模块,支持对目标架构的验证和评估。其次,在上述架构仿真器的基础上,实现了系统级的跨层次设计和评估。面向通用存算一体架构,实现了适配存算流和数据流的编程模型,提供了自动分析、识别和映射部分计算任务至存内计算模块的能力。完成了自底层器件、存算电路、架构至算法应用的跨层次建模,为面向应用的高能效存算一体架构提供了设计空间探索的工具。最后,从设计方法层面出发,针对器件非理想因素对存算一体系统可靠性的影响,实现了算法和电路的协同优化。面向忆阻器存算一体架构,提出了基于贝叶斯方法的随机系数神经网络模型,联合训练算法对忆阻器交叉阵列的计算误差进行容错。在不涉及硬件开销的情况下,最大程度地保证了忆阻器神经形态计算系统的鲁棒性。综上,本文研究了面向存算一体技术的器件、电路、架构、算法应用紧密结合的关键设计优化方法,旨在探讨如何提升存算一体系统的架构性能和计算性能。通过对加速器仿真验证的研究,证明了基于DRAM的近存计算架构在缓解带宽限制和能耗瓶颈方面的优势。进一步搭建的系统级设计和评估工具,验证了通用计算场景下基于SRAM或NVM的存内逻辑计算架构的性能和能效收益,并支持针对具体应用分析不同设计方案之间的区别。此外,针对系统鲁棒性提出的软硬件协同优化方法有效地提高了忆阻器神经网络的容错能力,提升了算法模型部署到忆阻器交叉阵列后的实际应用水平。