随着我国数字集成电路产业的飞速发展,数字集成电路测试和服务在产业链中的作用将越来越大。专业化的数字集成电路(IC)测试业是集成电路产业中一个重要组成部分,从产品设计开始至完成加工全过程,提供给客户的产品是否合格就是通过测试完成的。集成电路测试对集成电路的发展具有重要意义,不仅可以确保系统的可靠性,而且可以降低系统成本。本文介绍了一个100脚CPLDXC9500系列芯片的测试项目。其中包过:提出了项目的软硬件测试方案,编写测试程序,介绍了基于测试仪的集成电路的测试原理和方法,包括电气特性测试原理和功能测试原理,详细地介绍了通用的测试方法以及一些当今流行的比较特殊的测试方法,进行了常见的故障分析。通过阅读本文能使读者们认识到测试在集成电路发展中的重要位置,简单了解数字集成电路项目从开始测试设计到最后完成测试任务的相关过程,知道CPLD9500系芯片的结构和原理,了解有关集成电路测试的测试仪和相关的测试原理及测试方法。希望通过本文能让更多人认识了解集成电路的测试,加入到这个行业来。对于测试工程师来说,对于同一个项目不同测试工程师会设计出不同的测试方法,其根本遵守的原则是节省测试成本,节约时间,在保证芯片成功率的同时,创造出更多的经济效益。本着这个宗旨的前提下,我根据CPLDXC9500测试标准,用Verilog HDL文件编辑器为设计了一个新的程序,程序中包含了16位计数器,缓冲器和触发器的设计。这个新程序不仅使CPLD芯片具有标准上所要求的所有功能,而且程序简单实用。为上机测试打下了良好的基础。按照芯片CPLDXC9500测试标准,在进行芯片交流参数验证时,应该在芯片外围搭一个有两个电阻和电容组成的外围电路。而本文在进行CPLDXC9500芯片交流参数验证时,并没有实用外围电路,而是通过J750测试机台在输出管脚直接灌入或输出电流来达到外围电路能实现的效果。这样的改进不仅节约了器件而且便于调试,从根本上节省了时间和资金。在进行Tplz测试时,是OUT1逻辑0到高阻态的延迟测试机不能直接测试出来,测试人员需要进行一次减法运算,才能得到OUT1逻辑0到高阻态的延迟时间,这样在进行大批量芯片测试时就会很浪费时间。在本论文中应用Visual Basic语言编写一个有关OUT1逻辑0到高阻态的延迟tplz=tplz90-tplz10的程序,就可以直接通过J750测试机应用,测试机自动行减法运算,这样既节省了测试时间,也避免了测试人员的手动测试。