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随着微电子技术和集成电路工艺的飞速进步,微处理器有了惊人的发展,性能迅速提高.微处理器要达到高性能,其关键路径上的算术逻辑单元(ALU)的运算速度必须足够快.浮点数在高精度数字计算中被普遍使用,并且随着数字信号处理和图像处理需求的增长,其应用范围也越来越广.浮点数可以同时提供大范围和高精度的数据,因此,很多微处理器直接采用硬件浮点运算单元.IEEE-754浮点标准是目前最广泛使用的浮点数标准,它规定了符合该标准所需的浮点数的格式、精度和算术操作.根据32位RISC(Reduced Instruction Count Computer)超标量处理器研究的课题需要,该文详细分析了浮点运算器的结构和算法,FPU(floating-point units)中将加法和乘法操作在同一个硬件电路中实现,即指令形式为:T=(A×C)+B,这样浮点运算电路最多可以接收三个操作数,当只需要完成乘法或加法运算时只需要把不用的操作数置为常数即可方便的使用同一个电路;采用了基为4的Booth算法;有效地利用了传输管逻辑高速、低功耗的特点实现(4:2)压缩器结构;提出了改进的部分积压缩结构,有效的降低了乘法阵列的面积.并对超前进位加法器进行优化设计.浮点乘加器支持IEEE-754标准的单精度和双精度浮点数,采用了三级流水线的结构.浮点乘加器的设计采用了TSMC 3.3V 0.35μm CMOS工艺,并通过了逻辑和电路级验证.针对流水线中引入额外的寄存器保持中间结果使得芯片面积的增加,改进了部分积压缩阵列的结构.改进后的乘法阵列约占改进前面积的50％,而整个浮点乘加器约占60％.