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论文根据实际应用需求,选择国际上应用比较广泛的高速串行LVDS (Low Voltage Differential Signaling,低压差分信号)接口电路作为研究课题,重点对其接收系统进行了研究分析。由于高速串行传输领域中普遍采用了SER/DES (Serial/Deserializer,串行/解串器)设计构架,论文除了对LVDS接收器进行了设计分析以外,还对时钟和数据恢复的过程进行了重点研究,并基于此提出了对插入时钟式SER/DES结构下的接收系统的整体构架和实现方法。论文首先阐述了LVDS高速串行数据传输接口的应用前景和国内外发展状况,然后对系统间的常用通信方式进行了简要介绍,对LVDS串行传输原理和主要构架以及LVDS标准化定义中规定的电平标准进行了分析。接着介绍了几种常用的SER/DES结构及其优缺点,之后对系统构架中涉及到的锁相环系统原理进行了分析和研究,重点对CDR (Clock and Data Recovery,时钟数据恢复)电路的常用结构进行了对比,确定了本次接收系统所采用的CDR构架。通过对接收系统理论的深入分析,最终设计了一款基于嵌入时钟式SER/DES构架下的LVDS高速串行数据传输接收系统。电路设计过程中,主要对LVDS信号电平接收器和自偏置锁相环等模拟模块进行了重点研究和设计。针对差分串行传输接收器中的宽共模范围要求采用互补差分电路的方式实现,满足了LVDS电平标准规定的接收能力要求;针对系统解串所需的多重等差时钟要求,设计采用9级延时环路锁相环产生多相时钟输出,同时为了提高输出时钟的抖动性能和PVT ( Process Voltage Temperature,工艺/电源电压/温度)条件变化下的系统稳定性,设计采用抗环境干扰性能较好的自偏置锁相环结构。通过模拟模块的优化设计,有效的降低了解串过程中的接收误码率。本文设计的接收系统采用0.18 um BICMOS工艺实现,接收串行数据速率范围为360Mbps~1.44Gbps。通过对各模块和整体电路的仿真表明,该设计能够很好的满足嵌入时钟式SER/DES构架下的LVDS高速串行数据接收要求。