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二值信号(0,1)在集成电路领域应用较多,但由于它携带的信息量少,导致电路的布线面积增加。为减小电路的布线面积和增加其对数据的处理能力,多值逻辑技术是一种有效方法。多值逻辑电路中每条布线携带的信息量大,输入输出引线数目少,单线携带信息的能力和集成电路的信息密度较高,因此它不仅提高电路空间和时间的利用率,还降低集成电路的生产成本。但是,目前的多值组合逻辑电路大多采用以CMOS工艺为基础的场效应晶体管,所设计出来的组合电路,其结构的复杂性,能量的消耗都大幅度增加,故探讨多值逻辑的低功耗组合电路设计显得尤为重要。因此,通过对碳纳米场效应晶体管(CNFET)和多值逻辑组合电路的研究,以三值逻辑为代表,以组合逻辑电路为研究目标,提出一种基于CNFET的三值组合逻辑电路设计,该设计中利用CNFET新型器件的良好特性,降低了电路功耗,三值组合逻辑电路使电路的信息携带能力得到提高,从而为设计具有高信息密度与低功耗的组合逻辑电路提供了条件。论文将从以下几个部分进行叙述:1、开关—信号理论和三值门电路和文字运算电路设计:深入研究开关—信号理论和CNFET的结构特点,并根据此理论和特点设计基于CNFET的三值门电路和文字运算电路,为设计后续基于CNFET的三值组合逻辑电路奠定基础。2、基于CNFET的三值编译码器设计:分析原有的三值编译码器原理和CNFET的结构特性,以多值逻辑组合电路为基础,结合开关信号理论和文字运算电路的特点,设计基于CNFET的三值编译码器:1T-2B编译码、2T-3B编译码器。3、基于CNFET的多位三值比较器设计:分析三值比较器工作原理,根据多值逻辑电路的设计思想,设计带有编译码器的两位三值比较器,并结合多位比较原理设计基于CNFET的多位三值比较器。4、基于CNFET的三值逐次比较型模数转换器(ADC)设计:分析三值逐次比较器的工作原理,引入三值电容阵列和多束编译码器电路,设计具有三值采样与输出的多值逻辑电路,最终实现基于CNFET的三值逐次比较型ADC。对上述所设计的组合电路进行HSPICE模拟分析,验证所有组合电路的逻辑功能,然后与不同设计方法的组合电路进行功耗和速度比较,验证其电路的高速低功耗特性。