LDPC（Low Density Parity Check）码本质是一种线性分组码,至今已经历了60多年的发展,凭借它接近香农限的译码性能和极低的误码平层,它与Polar码一起取代了第四代移动通信中的Turbo码,成为第五代移动通信中的信道编码技术。自它诞生之日起,它的译码算法就一直是研究的焦点,LDPC码性能最好的译码算法是SPA（Sum Product Algorithm）算法或者叫BP（Belief Propagation）译码算法,但它的硬件实现复杂度太高,不可实现。由BP译码算法发展而来的简化的MSA（Min Sum Algorithm）译码算法以及它的各种改进算法是实际工程实现所应用的译码算法,它们通过求最小值取代了BP算法中校验节点复杂的运算,然而,一个全并行的MSA算法的译码器仍然要消耗很大的硬件面积,所以更加常用的是基于MSA的部分并行译码算法。概率计算将复杂的运算映射为简单的逻辑门,近些年来,将概率计算应用于LDPC的译码是一个新兴的技术。因为概率计算天然的比特串行特性,在一定程度上降低了数据路由的难度,缓解了硬件布线的压力。然而,最初的基于概率计算的LDPC译码器误码性能损失很大,只能对一些简单的短码进行译码,这很大程度上是由于概率计算译码算法中的死锁问题。而MTFM（Majority-Based Tracking Forecast Memory）算法和基于比特流相关性分析的概率译码器以及其他的增强的概率计算译码器通过优化重随机结构提高了误码率性能。但基于概率计算的译码器也有很多问题亟待解决,首先,至今几乎所有的基于概率计算的译码器都是在（2048,1723）的规则的码字上实施的全并行译码算法。对于非规则的码型,基于概率计算的译码器很难硬件实现,因为需要对每种度的变量节点设计特定的结构。另一方面,对于很长的码型,即使是概率计算译码器也很难全并行实现,而概率计算译码算法又无法使用分层译码算法。针对以上问题,本文提出了混合概率译码算法,该算法结合了MSA算法和概率计算译码算法的优点,在变量节点使用MSA算法中的’Sum’运算,硬件实现中对应饱和加法器,在校验节点,使用概率计算技术,根据序列的相关性分析,使用全相关序列,用与门和异或门对比特流进行操作,求得比特流所表示的最小值,然后再转化为LLR信息,这样就完成了’Min’运算,同时保留了两种算法的优点。而且,本文提出的部分并行算法可以灵活地调整校验节点处理单元的并行度。相比于一种传统实现中每次处理校验矩阵中的一行,本文第一种方案每次处理P行校验矩阵,使用的LUTs资源为它的2倍,Registers为5.4倍,但大大提高了吞吐量和硬件利用效率。为了完全发挥混合概率部分并行算法可实现高并行度的优势,本文第二种方案设计中的校验节点单元个数等于5G NR LDPC的最大扩展因子。此时,LUTs和Registers资源分别为方案I的2倍和4.7倍,但利用效率分别提高为原来的8倍和5.7倍。而且,硬件利用效率也比传统的OMSA算法实现高。而且,由于它基于MSA算法的,它完全兼容行列分层的译码算法,可以进一步地加快译码收敛。仿真表明,对于混合概率译码算法来说,在同样的译码性能下,部分并行调度可以节约一半的迭代次数。在本文中,按列分层和按行分层的混合概率部分并行译码算法的最大迭代都被设置为10,全并行混合概率译码的最大迭代次数被设置为20,他们达到了相同的译码性能。而且,本文提出了解决行分层部分并行译码算法中存储器访问冲突的方法,这可以减少每迭代所需要的时钟数。另一方面,本文提出的部分并行译码算法的硬件实现中可以采用帧间并行技术,来自同一码型的数帧数据的并行处理可以也提高吞吐量。当扩展因子小于等于192时,可以成倍的提高吞吐量。