为了应对现代存储器技术发展所面临的瓶颈,设计出一款大容量、高速且可靠的非易失存储器成为了新的研究热点。作为FRAM的主要模块,存储单元与阵列组织的设计决定了FRAM的整体性能和功耗表现。论文通过理论分析,研究存储结构与阵列架构的实现与优化问题,并针对容量扩大后引起的信号复用现象,提出具体的控制信号线优化方法,从而为设计实现高性能FRAM奠定基础。首先,论文研究在扩容设计时阵列布局的设计,提出利用阵列分区结构减少信号复用之间的干扰。对比开放式位线架构与折叠式位线架构对于阵列噪声的影响,以及三种板线架构对于存储单元的干扰问题。针对阈值损失与位线电容在阵列读写时的影响,提出利用灵敏放大器或自举电路抵消阈值损失以及位线负载电容匹配方法。随后,对于信号复用问题选择具体的控制信号线优化方案。首先比较板线三种脉冲对铁电电容极化的影响,选用双脉冲驱动方式能够简化电路设计同时延长铁电材料的使用寿命,并设计出板线分级结构电路缓解了板线负载电容。然后,确定阵列组织中运用电荷泵电路产生字线电压(VWL),选取铁电电容作为升压电容能够在低电源电压提供容值大的电容,在高电源电压提供容值小的电容从而优化VWL,通过字线仿真电路优化带负载电容情况下字线的两级电压,实现获取最优字线电压以及降低阵列组织功耗的目的。此外,在位线设计上采用预充电技术、辅助放电电路以及平衡电路等位线优化技术提升阵列组织的读写效率。同样设计出位线仿真电路,评估铁电电容与位线寄生电容之间的影响关系,并利用扩大铁电电容面积或增大存储单元开关管栅宽来引入位线寄生电容,从而获得最优位线性能。最后,提出两种交错设计,降低阵列组织内信号线的噪声,缓和铁电电容的极化疲劳效应。最后,基于以上研究设计出三款容量不同的并行读写FRAM。阵列组织选用阵列分区设计、折叠式位线架构和板线分级设计,利用双脉冲驱动方式以及优化后的字线、位线设计。并完成电路版图以及前仿和后仿。