随着集成电路的迅速发展，智能卡作为高安全性的交易媒介，在未来几年内将全面替代现有的金融磁条卡。智能卡的安全特性是其得以推广的重要因素。因此设计一款关键模块具有自主产权的智能卡芯片，不但具有实际的市场价值，也为在设计阶段验证密码芯片的安全程度提供了研究实物。同时设计的关键模块IP核，稍加修改，还可用于其他应用的SOC系统中，满足现今流行的IP核复用需求。本文在研究智能卡工作原理的基础上，以经典的8051为控制核心，利用Verilog硬件描述语言设计智能卡各个组成部分。　　 论文首先介绍智能卡的认证方式，和智能卡需遵守的协议标准，进而引出智能卡需要的硬件结构。最后结合项目需求，和作者对8051核的使用经历，论文设计了基于DW8051核的智能卡SOC系统。根据eflash IP的工作最高频率，并权衡芯片加解密速度和ISO7816接口频率，最终设计系统工作时钟为20MHz。系统使用控制能力很强面积占用又小的经典8051 CPU IP核，为系统稳定工作提供保障，外设部分则通过SFR及Mem总线和CPU核连接。为了简化结构，通过单独设计Bus Controller模块对总线控制统一处理，合理分配总线资源。本文的智能卡SOC芯片主要包括：DW8051核、内部RAM/ROM及接口、总线控制器、ISP在线编程控制单元、RNG随机数模块、DES/AES加解密模块、ISO7816串行异步半双工通信接口、flash存储器管理单元、外部RAM接口等。论文通过对AES模块时序的合理安排，S盒数量由40个减至3个，不保存每轮子密钥又节省了1280个寄存器，大量节省了芯片面积。通过合理设计状态机，ISO7816模块不但功能完善，面积也很小，仅1170个cell单元。ISP模块则实现了flash芯片内容在线改写，方便了编程。论文不但完成了全芯片的仿真验证，FPGA硬件验证，还在GSMC 0.1Sum eflash工艺上实现了物理版图设计，并提交流片。