人工智能对数据处理的需求不断上升,通用的图形处理单元不能为特定任务发挥最优的性能和功耗,而人工智能专用芯片,尤其是特定应用场景的加速器,由于能提供并行性和定制运行流程,达到最佳能效,已成为当前移动终端产品主流的解决方案。另一方面,由于设计规模的与日俱增和制造工艺节点的提升,人工智能加速器芯片的功能日趋复杂,设计出错的可能性大大增加,芯片验证的准确性、完备性和稳定性成为芯片研发的重点。卷积神经网络的硬件实现大多通过高级语言生成寄存器转化级电路,该方法对可综合RTL的支持比较有限,在产品的迭代和工程复用性等方面也带来很大的挑战,而本文以硬件描述语言为基础,研究并设计实现了具备卷积神经网络前向运算功能的硬件加速器,完成UVM仿真和FPGA板级验证,确保功能的正确性,也便于卷积神经网络的开发和应用,快速地部署到嵌入式平台。本文结合硬件验证语言System Verilog和UVM验证方法学的优势,对通用验证方法学的平台结构、核心机制和寄存器模型等多方面进行分析,并介绍了接口协议,为制定验证测试用例的激励时序提供参考。研究并设计了一款物联网终端应用中的卷积神经网络硬件加速器,并以此为验证对象,完成了仿真验证平台和原型验证平台的搭建。在此之前,先介绍了这一类神经网络的特点,分析其前向传播的工作流程,然后研究分析加速器模块数据流、卷积计算等功能,常用算法模型的卷积层参数适配,以及各个模块寄存器的功能配置。根据UVM验证方法学思想和设计规格,构建平台的通用验证组件,实现组件之间通信,生成与待测试模块寄存器相对应的寄存器模型,完成了硬件加速器模块的验证平台搭建。重点进行了测试用例的开发、寄存器模型的读写访问操作、参考模型的实现和记分板的结果自动比对。通过大量的测试用例对加速器模块进行全面的仿真验证和覆盖率收集,并对仿真验证平台的代码进行优化,进而缩短了仿真时间,提高了验证平台的可重用性。接着,进行了板级测试环境的搭建,以仿真验证平台测试用例产生的激励为基础,用调试器将数据转换为JTAG协议灌入加速器模块运行,进而验证仿真平台的正确性。在加速器多通道数据读取时,采用一种固定优先级轮询仲裁器,解决仲裁的公平性问题,节省FPGA的资源和功耗。仿真验证和板级测试结果表明,专用硬件加速器设计合理,验证正确,完成所有的功能点测试,代码覆盖率达到100%,所有测试用例的计算结果比对正确,符合设计预期,设计代码综合成门级电路,并进行优化,生成基于工艺库的网表文件。