随着超大规模集成电路设计技术和工艺的发展,CMOS技术进入了纳米时代,低功耗设计技术和片上系统互连技术成为芯片设计中的新挑战和必要技术。一方面,随着缩放技术的发展,片上处理器、内存、硬件模块等IP核数目急剧增多,全局互连功耗占总功耗的比重越来越大。另一方面,为了克服传统总线结构的局限性,更好地解决大规模或超大规模片上系统中众多IP核之间的互连问题,一种全新的片上互连技术—片上网络(Network-on-Chip,NoC)迅速成为国际上的研究的热点。片上网络拓扑综合问题,特别是基于具体应用的片上网络的拓扑综合是近几年刚提出的设计问题,仍然有许多设计挑战。片上网络的拓扑结构定义了网络内部结点(包括计算结点和路由通信结点)的物理布局和互连方法,决定了网络链路长度、网络带宽、吞吐率和芯片面积。针对以往的拓扑设计方法中存在着的问题,本文提出了一个二阶段的设计流程。拓扑综合的第一阶段,在考虑模块之间通信需求和物理位置信息下将功耗驱动的划分和布图规划集成到一起。不同的划分策略会导致不同的划分结果。只考虑通信需求忽略对功耗的影响时,利用像hMetis这样的最小割划分工具就能得到一个较好的结果,但是划分的目标是希望得到不仅仅是通信需求花费最小化更要是功耗最小化的结果。因此,本文提出了一种基于树的划分方法进而找到分支之间的割,这样,高度相关的模块被集聚到同一个集群中从而共享同一个转化器,得到性能、功耗最优的结果。拓扑综合的第二阶段,首先,在以最小化链路功耗为目标函数下,利用整数线性规划模型求解转换器和网络接口的插入问题。从计算复杂度来讲,整数线性规划问题是已知的NP难的。因此,本文又提出一个启发式的方法进行转换器的插入和一个最小代价流方法进行网络接口的插入。接着,在插入转换器和网络接口之后,本文采用了一种增量式的最短路径算法解决了路径选择问题。