JPEG2000是新一代的静态图像压缩标准,可以进行超低码率压缩、支持有损和无损压缩、支持渐进式传输和感兴趣区域编码等,在许多领域都有重大应用。但是如果使用软件来实现JPEG2000算法,其高复杂度会严重制约图像的整体编码速度,因此通过加强对JPEG2000硬件实现和优化的研究来提高整体的编码性能具有重要的研究意义。本文通过深入研究JPEG2000静态图像压缩标准,提出了具有高吞吐率的JPEG2000图像编码器的整体设计架构并进行了VLSI实现。JPEG2000编码系统主要包括DWT和EBCOT两个组成部分,其中对于DWT部分,通过对离散小波变换的基本理论和发展现状进行研究,提出了两种不同的多级离散小波变换架构设计。在设计的两种架构中,通过数据错位扫描和内部运算折叠架构,改善了多级展开结构下时钟信号不匹配的问题,从而提升了系统的硬件效率。此外本文设计的JPEG2000编码器采用的是其中具有更高硬件效率的深度并行多级DWT架构。对于EBCOT编码部分,同样采取了与多级DWT架构相对应的并行设计,从而大幅提高了JPEG2000编码器的吞吐率。同时对EBCOT Tier1内的主要编码模块BPC编码器和MQ编码器分别进行了VLSI实现及优化。基于以上这些模块的优化和并行设计,JPEG2000编码器的吞吐率和整体性能得到了极大的提升。本设计基于Verilog HDL语言进行RTL建模,并在FPGA平台进行实图压缩验证,验证结果表明本设计优化并实现了符合JPEG2000标准的图像压缩功能。