针对目前浮点快速傅立叶变换(Fast Fourier Transform, FFT)计算的电路实现方式的不足,本文面向科学计算领域,以FFT算法为研究切入点,设计了一种符合IEEE-754浮点标准的面向浮点FFT的加速系统。本文的工作包括两部分：(1)可重构浮点FFT处理器设计；(2)FPGA硬件系统开发研究。本文研究了FFT运算的分解方法和硬件实现架构,提出了基于平衡二叉树分解算法的Radix-2/22/23/24分解算法,以减少通用复数乘法器的个数,最小化需要存储的旋转因子的数目；针对FFT架构中的常数乘法器,并基于可重构多常数乘法(Reconfigurable Multiple Constant Multiplication, RMCM)和多常数乘法(Multiple Constant Multiplication, MCM),给出了面积优化的共享常数乘法器实现；使用临时数据存储和流水线结构的加速FFT计算。此外,基于10G以太网的硬件平台,本文设计的简易可靠传输协议,可实现数据的高速、可靠的传输；针对高速实时数字信号处理中的大数据存取的应用背景,实现了基于FPGA的高速DDR3控制器。本文以FPGA验证为基础,验证了可重构计算阵列的可行性与性能,设计了支持32～131072点的可重构单精度和双精度浮点FFT加速器,在XC6VSX475T FPGA芯片平台上验证了正确性。双精度浮点FFT加速系统的综合频率达到258MHz,验证工作频率为181MHz,占用FPGA35%的LUT资源。比IBM服务器的FFTW计算131072点FFT的速度快七倍多,并且计算误差为3.68*10-16,该服务器搭载16核1862.059MHz CPU和64GB内存。