高分辨率延时同步控制模块设计与实现

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信号延时技术应用于时间测量、空间测量以及星地对时等领域。随着延时技术的发展,对信号延时的分辨率、延时范围、重复频率的要求越来越高。本文研究了高速高分辨率采集与重构的延时方法,设计并实现了高分辨率延时同步控制模块。主要的研究内容如下:1、研究了相关延时技术的原理以及方法。针对信号与系统同步的问题,探讨了基于TDC和TAC测量时间零头再进行补偿的两种方法,分析了这两种方法在相位测量误差和实时性方面的不足。通过建模,分析信号相位抖动与高速采样率、分辨率的关系,提出了基于高速高分辨率采集与重构的延时方法。选取了1 GSPS的12位ADC来对信号进行采样,相同采样率和分辨率的DAC用于重构信号,确保了重构信号的低抖动。2、完成了高速高分辨率采集与重构电路的设计。根据信号完整性的要求,高速高分辨率的ADC和DAC需要提供低抖动的时钟和稳定的电源。分析了时钟抖动对系统的影响,采用了双锁相环结构来产生低噪声的时钟,设计了其中的环路滤波电路,并使用时钟仿真工具进行了仿真。根据复杂系统电压和电流的需求,完成了供电电路的设计。3、设计并完成了数字逻辑系统。对于ADC采样产生的高速LVDS数据流和高速DAC重构信号所需的数据,在FPGA中采用了IDDR进行数据的接收,ODDR实现数据的发送。在FPGA中存储多幅数字化后的波形,并在将波形发送给DAC之前进行了延时时间的计数,从而实现大范围延时和高重复率。对于采样率高,单位时间内存储的数据量大的问题,提出通过截取波形片段来降低储存难度的方法,让系统能够在输入信号的重复频率为10 k Hz的情况下达到1 ms的延时。通过采样波形数据与时间信息对应,共同存储的方式,解决延时实时性的问题。4、采用高分辨率的数字延时器件来实现分辨率为10 ps的延时,对非线性问题进行了讨论,测量了延时曲线,使用反函数法对其进行了校正。采用时间延时插值的方式实现了延时的高分辨率与宽范围相结合。最终,经过测试,设计的高分辨率延时同步控制模块的延时范围在1 us~1 ms之间可调,延时的分辨率优于10 ps,触发重复率大于10 k Hz,满足了系统精确延时和同步的要求。
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