随着半导体技术的进步，芯片的集成度越来越高，设计技术越来越复杂，片上系统(System-on-Chip,SoC)面临着延迟、功耗、容错性等方面的挑战。2001年左右，国外科研机构提出了一种新的体系结构——片上网络(Network-on-Chip,NoC)，作为解决下一代通信架构扩展性和功耗问题的新范式，同时NoC也成为高性能片上系统设计的重要发展方向。相对于传统的总线型通信结构中存在的性能瓶颈，NoC提供了新的片上通信解决思路，成为当前研究的热点。近几年，NoC技术不仅被大规模超级计算机系统所采用，而且在移动通信领域和嵌入式设备中得到了广泛应用。尽管NoC相对于SoC具有很好的能量效率，但随着通信量的增大，功耗约束成为片上网络面临的重要问题之一，如何在保证整体性能的基础上降低功耗成为当前研究工作的主要问题之一。国内外许多科研机构和大学从底层的物理设计到拓扑结构的选择等不同的设计层面上提出了多种降低功耗的方法。本文总结了国内外解决低功耗问题的已有技术成果，分析了这些科研成果的主要思想及其在实际中的应用前景。在此基础上，首先提出了两种片上网络拓扑结构以及相应的路由算法，从理论上分析了它们的综合性能以及与经典拓扑结构的差异，并通过仿真实验证明这两种拓扑结构均可以有效地降低片上网络的功耗。其次从串扰避免角度出发提出了一种互连通道的差错控制编解码方案，该方案根据通信链路上的电压摆幅和比特误码率之间的关系，在数据传输过程中减少电源干扰、线间串扰等噪声影响，进而降低数据的出错率，从而在保证可靠性的情况下降低片上网络的互连功耗。论文共包括五个部分。第一章介绍了片上网络的基本概念和关键技术，分析了片上网络低功耗问题的研究背景及意义，并总结了国内外的研究现状。第二章主要介绍了片上网络低功耗模型，详细研究了相关的低功耗技术，并分析比较了各种技术之间的优缺点。第三章提出了两种新的网络拓扑结构——DPMesh结构和HMesh结构以及相适应的路由算法。与经典的拓扑结构进行了性能对比分析，并在Orion平台上进行了仿真实验，实验结果表明这两种拓扑结构能够有效降低NoC的功耗。第四章研究了互连通道多错纠正编解码问题，提出了一种新的互连通道编码方案，在保证数据传输可靠性和容错性的前提下使片上网络的总功耗最小，并通过理论分析证明了编码方案的可行性，仿真实验也证明了该方案的优越性。第五章归纳总结了全文并对下一步的工作进行了展望。