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现如今大数据、物联网等产业的快速发展,使得人们对网络速度和稳定性有着更高的要求。低密度奇偶校验(Low Density Parity Check,LDPC)码作为一类性能上接近香农限并且实现复杂度低的信道编码技术,在不同的通信场景的实际应用中取得了不俗的成绩。对于长度适中的LDPC码,多元码与二元形式相比具有更好的稀疏性和更优秀的译码表现(特别是当码长不是很长时),但其译码(计算)复杂度也高于二元LDPC码。如何设计出译码效果好、复杂度低的多元LDPC码成为了研究LDPC码中的关键问题之一。本文以大数逻辑(Majority Logic Decoding,MLGD)译码算法为基础,采用多元LDPC码。主要研究工作分为以下两个方面:1.在LDPC译码算法中,基于大数逻辑的硬判决可靠度迭代译码(Iterative HardReliability Based-MLGD,IHRB-MLGD)算法存在纠错性能较差的本质原因是在初始化和迭代过程中都采用了硬信息。针对初始化时对可靠度赋值时有部分信息丢失的问题,通过修改初始化时对可靠度的赋值来改进纠错性能,该初始化过程是基于符号中错误比特数的发生概率和汉明距离来完成的。此外,在IHRB-MLGD译码算法在迭代译码过程中采用硬判决机制,改进算法是在迭代过程中加入了软信息,提高纠错性能的同时只稍微增加译码复杂度,并且改进了可靠度累加过程,使算法更稳定。仿真结果表明,所提算法的译码性能较IHRB-MLGD算法更好。2.本文在所提算法的基础上给出了FPGA平台仿真实现,验证了该算法的实用性。在IHRB-MLGD算法的基础上提出了一种改进译码算法,确定了以硬件实现复杂度较低且性能损失较少的算法作为多元LDPC译码器FPGA实现的译码算法。该算法在FPGA上实现时,经过量化,运算简便。本文利用提出的译码算法对LDPC码编译码器进行FPGA实现时结果表明,该译码器能够在资源消耗和译码吞吐率性能之间取得较好的折中。