电子设计自动化对于集成电路设计的重要性不言而喻,验证遍布设计流程的各个环节且成本占比最高。基于多FPGA（Field Programmable Gate Array,现场可编程逻辑门阵列）系统的原型验证和硬件仿真具有速度快、容量大等特点,目前被广泛应用于超大规模集成电路的逻辑验证。多FPGA系统的编译过程决定着最终性能,电路划分、系统级布线和TDM（Time Division Multiplexing,时分复用）比率优化是三个非常重要的环节。随着电路和多FPGA系统规模的增大,FPGA之间的互联成为系统的性能瓶颈。如何在多个环节中优化系统性能,具有很高的研究价值。另外如果流程中的算法具有较快的速度,就能减少编译时间,缩短研发周期,这对于需要多次迭代的验证场景具有重要意义。近年来,学术界对电路划分问题和使用TDM技术的系统级布线问题进行了广泛的研究。在电路划分领域,大多数研究采用最小割优化目标。然而越来越多的研究表明最小割并不代表最优的时序性能。少数研究采用单一时序优化目标和简单的策略进行电路划分,提升空间有限。在使用TDM技术的系统级布线方面,涌现了一些优秀的研究成果。然而这些研究在综合速度和结果质量的总体表现上,依然具有提升空间。因此,本文设计了时序驱动电路划分方法和使用TDM技术的系统级布线方法,取得了优异的表现,有效地优化了系统性能。这些技术在由实际电路转化的测试集上进行测试,并与传统方案和前沿研究进行对比。在传统多级划分框架基础上,本文提出了一种时序驱动电路划分算法,能够同时优化割代价和最大路径延时。为了能够快速准确地评价路径延时,使用了基于概率的延时预估方法。同时,在聚类、初始划分和改善三个阶段均进行了针对性优化。该算法能够有效减小最大路径延时,同时割代价较小。实验结果表明,和以最小割为目标的方案相比,该算法在路径延时方面减小123.5%,割代价只增加1%。本文提出了一种多策略布线算法。该算法由三种不同的布线方法组成,根据不同的场景选择合适的方法,能够在速度较快的同时得到高质量的结果。同时,在布线顺序、权重设置和并行化方面的考虑使结果表现进一步提升。实验结果表明,与分别单独使用三种布线方法完成系统级布线相比,本文提出的算法具有最好的总体表现,在运行时间上分别有53.3%、165.2%、16.1%的优势。最后,本文在系统级布线的基础上,提出了一种快速TDM比率优化算法。该算法分为初始分配、迭代改善和后改善三个阶段,循序渐进地优化系统性能。实验结果表明,和两项前沿的研究相比,本文的算法能够取得最好的总体效果,同时运行时间分别平均快1倍和6倍,最大有9倍的速度优势。