在当今百万甚至上千万门级的ASIC设计中,验证消耗了整个设计投入的大约70%,已经成为项目的关键路径。如何解决芯片的验证效率和验证质量已成为当今芯片设计的当务之急。本文介绍的是以Verilog编写的RTL设计做为被测试目标,基于System Verilog验证语言以及其自带的强大的验证方法学结合SYNOPSYS公司的VCS仿真工具完成模块级的验证新方法。该方法主要是针对于数字逻辑模块的功能验证阶段,融合了随机测试等验证手段来保证验证的正确性、全面性。论文对当今几种主流的验证语言进行了详细的比较,并且重点介绍了System Verilog这种验证语言的特点和优势所在,同时对其中的VMM方法学和标准验证架构做了详细的阐述和讲解。此外,文章从一名ASIC验证人员的角度,着重介绍了在芯片开发过程中一名验证人员对一个模块的完整的验证流程,并通过对流程中的每一阶段所需工作的具体讲解,给出一些验证过程中需要注意的细节。论文中通过对SystemVerilog-VMM的经典验证架构的理解,开发了一套基于SystemVerilog-VMM的仿真验证环境。并且按照验证流程,通过所开发的这个验证环境完成了对CPU的接口模块CPURTX的验证。文中通过对验证过程的详细描述,包括对测试点的分解,验证方案的设计,验证环境的搭建以及验证环境的调试细化了验证流程中每一个步骤的具体工作,并且在最后对验证环境的重用性和扩展性做了细致的叙述。