2013年1月26日,新一代视频编码标准HEVC（High Efficiency VideoCoding）被正式提出。HEVC的制定的目标是在保持相同的视频质量的条件下，使得视频的压缩率能够提升一倍。为了实现这一目标，HEVC的编码标准中引入了许多新的技术，诸如可变块与四叉树的编码结构等等，使得HEVC运算的复杂的显著增加。其中，运动估计模块在资源消耗上占据了很大的比例。如何对HEVC中的运动估计模块的硬件设计空间进行分析便是本课题的研究内容。本课题首先通过运动估计算法的分析，提出分离算法中的残差值与SAD累加两大部分，使得基于块匹配的运动估计算法能够适应于HEVC所提出的的可变块运算，并通过层次化的算法展开和变换重新组织其数据流。然后针对所提出的数据流建立了相对应的硬件模型，并在硬件模型与数据流之间建立了一个量化的代价函数。最后通过代价函数的分析获得了一个优化后的运动估计数据流调度策略。本课题对优化后的数据流调度策略设计了一个VLSI的硬件架构，并进行了功能仿真。使用TSMC90nm工艺库完成了逻辑综合，可以稳定运行在330MHz并且最大可支持HEVC中的全高清4K×2K，30帧/秒的视频编码的运动估计运算。