模数转换器(Analog to Digtal Converter，ADC)是数据采集系统中的关键模块，ADC的性能直接决定数据采集系统的整体性能，反之，数据采集系统的性能可以直接反映ADC的性能。本课题以实验室自主研发的流水线ADC为例，设计并实现了一款匹配此ADC的高速数据采集系统，特点是高带宽和大容量的存储。　　高速数据采集系统中后端存储处理部分采用现场可编辑门阵列(Field Programmable Gate Array，FPGA)芯片实现，完成了数字采样带宽约为8Gbps、最大存储深度为1792MByte的高速采集系统，主要工作包括：　　(1)系统的总体方案设计，系统采用ADC+FPGA+PC的架构，运用DDR2(Double Data Rate)SDRAM作为高速缓存，提高了存储速度与深度；千兆以太网(Gigabit Ethernet，GE)作为高速传输接口，保证了系统的传输效率；　　(2)FPGA高速印制电路板设计及信号完整性仿真，对信号完整性的常见问题：反射、串扰等进行分析，并提出一系列解决措施，增强了系统的抗干扰能力；　　(3)在FPGA数字系统设计中，对核心IF(Interface)模块中的信号和数据总线进行分析，分别提出了信号与数据总线的跨时钟域同步设计方案，提高了信号与数据传递的正确性；　　(4)系统支持最大存储深度1792MByte，为了满足不同应用需求，通过增加外部控制字实现数据采集系统的采集深度可配置；　　(5)FPGA实现中涉及到ADC采集接口、DDR2存储接口和GE传输接口，灵活运用FPGA的IOE(Input/Output Element)及PLL(Phase Locked Loop)等资源来设计与约束，保证了并行数据与时钟进入FPGA或从其输出时的同步关系。　　系统评估后，数据采集后端系统达到了以下三个方面的要求：一是与计算机之间简单灵活且传输速率高的接口；二是数据采集系统能够实现实时、高速、海量的数据采集；三是灵活的FPGA系统解决方案，采用IP核简化的系统设计。　　最后，测试结果表明：系统在150Msps，6MHz输入信号的情况下，SNDR(Signal-to-Noise-Distortion Ratio)和SFDR(Spurious-Free Dynamic Range)指标校正后分别达到68dB和85dB.结合了数字校正技术的ADC系统性能达到了预期设计指标SNDR65dB及SFDR80dB；这也说明了系统采集数据的连续性与可靠性，数据采集系统有效地完成了ADC的数字校正任务，提高了ADC的性能。同时数据采集后端系统还能作为一个通用的数据采集传输平台来使用，为实验室今后的项目提供了参考。