现代电子设计技术的核心是EDA(Electronic Design Automation)技术,专业的ASIC(Application Specific Integrated Circuit)设计人员凭借日益发展的EDA技术仅仅利用软件方式就能完成对系统硬件功能的实现。利用 IP核(Intellectual Property Core)设计ASIC或者是FPGA(Field-Programmable Gate Array)芯片具有调用方便,修改容易的特点。本次课题的目的就是设计出一种8B/10B编解码的IP核,使其能够适应光纤通道高速数据传输,便于将来移植到半导体工艺中设计成专用集成电路芯片。　　目前的高速串行数据传输中广泛采用的是8B/10B编解码,为了达到简化电路实现结构、提高逻辑运算速度并减小逻辑单元占用面积,本文首先研究了现有各种不同的8B/10B编解码的特点和内在相关性,归纳了8B/10B编解码规则原理与 RD(Running Disparity)值之间的关系,然后将编码和解码两大部分分别划分为几个相对独立的子模块来开发设计,通过改善逻辑电路结构优化了各项指标性能,并开发出一种基于逻辑设计的CRC(Cyclic Redundancy Check)并行算法,最终在Altera公司的综合性开发软件Quartus II上进行综合,设计出一种逻辑运算量小、速度快、逻辑单元占用少、可靠性高的IP核,并给出在Altera公司软件平台Quartus II上进行的EDA综合仿真验证结果。该实验结果为设计不同速率的超高速编解码芯片奠定了基础,并且为将来研发设计专用的光纤通道8B/10B编解码集成电路芯片提供了可靠的实验数据。