随着经济和社会的发展，人们对信息的需求爆炸式增长。这种需求促进了通信技术的迅猛发展，对通信系统中单元电路的研究也越来越多了。分频器广泛应用于光纤通信和射频通信等通信系统中，因此，高速分频器的研究也日益受到人们的关注。　　 目前实现分频功能的电路结构主要有两种，其中由锁存器构成的分频器有着较为广泛的应用，本文在对目前比较有优势的高速锁存器结构的分析和比较后，最终选择了具有高速低功耗特点的单时钟动态负载锁存器来构成1:2分频器。　　 本文设计的超高速1:4分频器是由两个1:2分频器构成的，这两个1:2分频器都是基于单时钟动态负载锁存器的结构。由于它们工作在不同的速率上，虽然结构相同，但参数的配置不同，分别以高速和低功耗为优化目标进行电路设计。在集成电路设计中，电路的可测试性是一个关键问题。考虑到现有仪器设备的情况，为了使本文设计的高速分频器更具可测试性，设计了两种输入方式：差分输入和单端输入。在单端输入方式中，尝试了一个结构比较简单而效果较好的单端转双端电路。　　 文章给出了基于0.18μm CMOS(互补金属氧化物半导体)工艺、采用单时钟动态负载锁存器设计的1:4分频器完整的电路设计。电路经模拟验证符合设计要求，并送交芯片制造厂商流片。所得样片经初步测试，可以实现超高速1:4分频。由于测试仪器的限制，差分输入的电路测试得到12GHz的分频结果。单端输入的电路可测试得到16.8GHz的分频结果。