随着信息技术的迅速发展,各种领域对CPU浮点性能的要求越来越高,而除法与开方是浮点运算中较为复杂且相当影响性能的操作。因此,开展浮点除法与方根算术运算研究具有很重要的科研及实用意义。在通用IC设计流程中,验证占据了约70%的资源与时间,要完备地验证浮点算术单元所面临的挑战更为巨大。如果不能确保验证完全,就会导致如Intel Pentium处理器浮点除法漏洞而产生的巨大代价。因此,如何有效并充分地验证浮点算术单元也是一项工作重点。本文采用Radix-4 SRT算法,设计完成了一款基于POWER指令集架构的浮点除法/方根算术单元。本文使用VHDL硬件语言,新增独有的SP64(Single Precision 64-bit)格式提高精度,以尽可能小的位宽参数实现迭代过程中关键的查找表,同时达到了在同一硬件电路上完成除法与方根两种运算的目的,有效降低了电路面积。同时,本文采用UVM(Universal Verification Methodology)验证方法学,以SystemVerilog语言完成了一个可重用的浮点除法方根验证平台,且能够完美地移植于其它浮点算术单元的验证。本文也提出了一套基于连分式、对中间结果进行约束求解的激励产生算法。其能够有效地生成边界测试用例,大大减小了覆盖率的收敛时间,提高了验证效率。