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为了适应无线通信、可穿戴设备、高速数字信号处理等领域的高速发展,作为模拟信号与数字信号接口桥梁的模数转换器(ADC)在高速、高精度、低能耗方向的研究将变得更加重要。由于高性能ADC在速度、精度、能耗之间相互限制,特别在工艺尺寸和电源电压缩减的情况下,器件的小尺寸效应更加突出,传统模拟域的高速ADC架构方案优势明显降低。为了充分发挥先进工艺线的优势及配合高速数字电路,本文在理论分析和建模验证的基础上,基于标准40nm工艺设计实现了一款12位100MSps、应用于超高速时间交织ADC中的单通道SAR ADC。首先,论文采用了非二进制电容阵列架构及较小的单位电容值,只需要将参考电平建立在冗余范围内即可,很大程度缩减了参考电平的建立时间,同时通过辅助DAC的补偿作用,将DAC建立的参考电平理论值置于冗余区间的中间,使得ADC能够同时容忍参考电平建立误差的正向和负向偏差,另外使用较小的DAC电容值可以减小建立时的动态功耗。其次,非二进制电容阵列存在冗余量可以容忍量化出错,ADC的高五位采用单级Latch锁存比较器量化,低八位采用预放大+Latch进行量化,两种不同精度比较器分时工作,可有效降低高位量化的功耗开销,在完成整个量化周期后将高精度比较器关闭,也可减小比较器的静态功耗,单级Latch对高位量化时,大信号输入不经过预放大级电路,减小比较器比较延时。最后,SAR逻辑电路采用新型锁存型结构,配合异步时序逻辑的使用,数据锁存及编码延时相比于传统的触发器逻辑延时大大减小,同时,本文还采用了比较器输出结果不经过锁存直接编码的技术,有效的减小了SAR逻辑单元中数据锁存的时间延时。基于标准40nm工艺完成电路和版图设计后,提取寄生参数并对电路进行了整体性能验证仿真。在100MS/s采样频率,输入信号接近奈奎斯特频率附近时,本次设计的SAR ADC的SFDR、SNDR、ENOB分别达到83.63d B、72.98dB、11.83bits,同时ADC的功耗开销为6.1m W,FoM值为16.8fJ/conv,芯片CORE电路面积为0.018mm~2。最后该单通道ADC应用于超高速时间交织ADC后在标准40nm CMOS工艺上进行流片验证,测试结果显示,DNL的最大最小值分别为1.08LSB和-0.864LSB;INL的最大最小值分别为3.76LSB和-0.48LSB,动态范围SFDR为:74.68dB,信噪失真比SNDR为:62.32dB,有效位数ENOB为:10.06Bit。