在目前多媒体通信采用的技术中,JPEG标准以其显著的压缩效率和较低的图像质量损失获得了广泛应用,成为国际通用的标准。同时,随着VLSI技术的迅速发展,越来越多图像处理和视频应用采用集成电路实现。当今图像和视频处理算法越来越复杂,因此基于可重用技术的IP核设计,对于增加芯片的可靠性和缩短VLSI设计的开发周期,显得越来越重要。JPEG采取多种编码方式,包含有行程编码(Run Length Coding)和胡夫曼(Huffman)编码,有很高的压缩比。在编码前,先对数据进行分块,离散余弦变换(DCT)及量化,保留大量的低频信号,丢弃高频信号以达到压缩的目的。本文首先对JPEG编解码的原理进行了阐述。其次,用硬件设计语言Verilog HDL对JPEG编码器进行了RTL级建模,用TOP—down设计方法,给出了各个模块的设计流程和方块图。第三,对DCT算法进行了某些方面的改进,利用优化算法进行某些改良,从整体上提高编码性能,达到了满意的效果。并利用FPGA进行了验证。总结了消耗的资源,并和以往的设计进行了对比。