【摘 要】
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随着现代集成电路的发展,特征尺寸越来越小,氧化层越来越薄,工作电压越来越低,工作频率越来越高,集成度越来越高,成本越来越低以及先进工艺的使用,从而造成芯片承受静电的能
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随着现代集成电路的发展,特征尺寸越来越小,氧化层越来越薄,工作电压越来越低,工作频率越来越高,集成度越来越高,成本越来越低以及先进工艺的使用,从而造成芯片承受静电的能力也日趋降低。然而静电不会因此而减小,所以研究深亚微米工艺下,静电放电的保护非常有意义。论文首先介绍了静电放电现象的基本概念,应用和对CMOS集成电路造成的影响,接着详细介绍了静电放电的模式、测试工业标准和静电放电测试方面的知识,然后介绍了静电放电常用的保护元件和保护电路并且提到了全方位静电放电保护的理念,之后本文研究了当前CMOS工艺条件下,基于先进的40nm制程,利用在中芯国际制造(上海)有限公司工作的机会,以I/O.PLL、ADC等模块为例,应用了一些关键的静电放电保护元件以及版图设计,详细阐述了芯片上各个模块静电放电保护的优化设计。采用MPW流片,进行实验验证工作。流片、封装后,利用公司可靠性中心的静电测试机器(Thermo KeyTek ZAPMASTER)进行静电放电保护能力的测试。模块优化后的测试结果比优化前有所提高。本文所涉及的PLL模块优化设计和ADC模块优化设计解决了客户芯片的静电放电问题。
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