随着通信技术、深空探测技术的不断发展,对频率源的性能提出了越来越高的要求。尤其是现在全球正大力发展的5G通信,相比于上一代通信技术,速率提高了100倍,时延下降了30~50倍,这就需要一个精度极高、相位噪声极低、上升时间极短的频率合成器为科学研究和高性能系统的测量提供频率源。集成电路的飞速发展,促使了芯片功能和接口电平的多元化,对测量设备的接口也提出相应的要求,为了满足日益提高的测试要求,研究一种多接口电平输出、低相噪、低杂散的频率合成器势在必行。论文针对多接口电平输出的频率合成器开展了研究和设计,介绍了PLL频率合成技术、DDS频率合成技术以及DDS+PLL三种频率合成方法的原理和基本结构,并对各自的相噪和杂散性能进行了分析。提出了以小数锁相环为基础的多接口电平输出的频率合成器的的设计方案。针对方案中涉及的高频率分辨率、小数分频比引起的整数边界杂散、时间调制和高分辨相位设置等关键技术开展了论证攻关,得到有效的实现途径。完成了多接口电平输出的频率合成器硬件电路和逻辑控制程序设计,硬件电路包括频率合成模块、输出接口电平模块和时序逻辑控制模块,其中多接口电平输出模块包括LVDS输出模块、RS485输出模块、CMOS输出模块、PRBS输出模块、触发时钟输出模块和延迟线模块;逻辑控制程序包括整数分频器的设计、PRBS输出以及主要硬件的控制程序。最后搭建了测试平台,对设计的频率合成器的频率准确性、相位噪声、以及各接口输出信号的上升时间、下降时间和电平值等参数进行了测试,测试结果验证了设计的正确性。