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Gallarger于1962年提出LDPC码，1963年Mackey和Neal重新发现了它并将其带入一个新的阶段，因为其性能最接近于Shannon极限而且能够进行快速高效的译码，因此成为了信道编码领域的一个研究热点。LDPC码具有凸显的优越性能，因此它越来越受到重视，并且在卫星通信、下一代无线通信、磁存储器、网络数据包传输等领域应用广泛。伴随着LDPC码的理论发展，其硬件实现也得到了迅速发展，然而其在结构上的随机性使得硬件实现变得困难。随着QC-LDPC码的提出能够充分利用其结构上的准循环特性，使得在译码速度与硬件消耗方面得到了很好地平衡。因此QC-LDPC码更适于硬件的实现与推广。本文主要研究了QC-LDPC码校验矩阵的构造方法以及基于QC-LDPC码分层译码结构的编译码算法，为了使得QC-LDPC码的性能更加优越，在构造其校验矩阵时采用消环构造方法使得矩阵中不存在短四环并且应用改进块形式的构造方法可以实现快速编码。在译码算法方面对译码算法进行逐步改进，最终采用只有加法与比较运算的归一化最小和算法，并且通过软件仿真确定归一化最小和算法的修正因子0.6。MIMO系统能够充分利用信号的空间资源，能够利用多根发射天线与多根接收天线所提供的空间自由度来有效提高无线通讯系统的频谱效率，以提升传输速率并且可以改善通信品质，因此MIMO技术已经成为了未来通讯领域的一个研究热点。将该系统与QC-LDPC码级联在一起形成级联QC-LDPC/MIMO系统，与传统的MIMO系统性能进行比较可以发现级联系统能够达到高效的抗干扰与抑制噪声的目的。最后基于QC-LDPC码的分层译码结构对码率为34，码长为2048的（2048,512,12,3）规则不可分层QC-LDPC码利用Verilog硬件语言进行分层译码器的FPGA实现。利用Quartus II软件采用Altera公司Strtix II系列的EP2S60F484C3器件来完成所设计的分层译码器的布局布线，综合优化，并用Modelsim软件实现时序仿真。译码器在90MHz的工作频率下，最大译码迭代次数为5时，吞吐量可达到93.85Mbps。