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模数转换器是信息传输系统中连接模拟世界和数字世界的桥梁。近年来,随着超大规模集成电路技术以及EDA软件技术的飞速发展,更加灵活、可靠的先进数字信号处理技术逐渐成为主流。因此,模数转换器成为设计者们研究的重点和热点,并对其速度、精度和功耗上的要求越来越高。针对高速、超高速信号模数转换的应用,时钟交叠采样结构的ADC日益受到设计者们的青睐。本次设计的9通道8-bit 1GS/s时钟交叠SAR ADC应用于磁盘读写系统。论文首先回顾了模数转换器的几种经典类型和结构,分析其各自的优缺点。其次,引出了时钟交叠采样结构的ADC,并分析多通道之间的误差失配对系统动态性能的影响。随后,提出了三种应用于时钟交叠ADC的后台校准改进方法,分别校准系统中多通道之间的失调失配、增益失配以及多相位时钟之间的时间偏差。失调校准技术基于统计学期望算法,增益校准技术基于统计学方差算法,时钟校准技术基于平均过零点算法。对带有误差失配的9通道8-bit 1GS/s时钟交叠SAR ADC电路仿真验证,经过校准,无杂散动态范围皆高于63dB,失调失配小于0.1LSB,增益失配小于0.23%,时间偏差小于3ps。本次设计的单通道ADC采用中等速度、中等精度、低功耗的逐次逼近型结构。介绍了全差分桥接式电容DAC的电路设计,计算分析单位电容取值范围,分析电容阵列失配以及极板寄生电容对DAC线性度的影响。详细分析了高速动态比较器等效输入失调电压,并设计版图中关键信号线的布局以及隔离技术,优化版图对称性。设计SAR控制逻辑电路,优化其输出信号上升下降时间。优化整个SAR ADC时序布局,设计优化延迟可变驱动电路的合理位置。本次设计基于SMIC 0.13um工艺,芯片面积9.32mm2,使用Cadence Spectre、 SpectreVerilog、Matlab等工具仿真验证9通道8-bit 1 GS/s时钟交叠SAR ADC (TI SAR ADC)系统。电路前仿真结果表明,单通道SAR ADC有效量化位数7.95-bit, SFDR为68.8dB, FOM值约为0.2pJ/conv.-step;误差失配校准完毕后,TI ADC系统有效位数7.67-bit, SFDR为61.4dB。版图后仿真结果表明,SAR ADC有效量化位数7.3-bit,最高采样速率100MS/s,SFDR为51.6dB。