高介电常数材料是当今微电子行业热门研究课题之一，它的应用为解决当前半导体器件因尺寸缩小而导致的栅氧层厚度极限问题提供了可能。类钙钛矿结构氧化物CaCu3Ti4O12（以下简称CCTO）由于异常高的介电常数和反常的介电特性而引起人们的关注。CCTO不仅具有很高的介电常数（达105），而且在相当宽的温区内（100～400 K）介电常数保持不变，致使这类材料在高能量密度存储以及高容量电容器等电子元件的微型化具有重要的应用前景。但目前该材料也存在以下不足：（1）、介电损耗较高，使其无法在实际中应用；（2）介电性能对制备条件相当敏感，材料稳定性不够好；（3）巨介电常数产生的机制至今没有解决，影响对其性能的改进。因此，为改善其介电损耗和结构敏感性，使其在实际中广泛应用，对CCTO高介电常数的产生机理的研究成为亟待解决的重要问题。　　 本文采用传统固相反应法制备出CCTO纯相陶瓷样品。针对目前人们广泛认可却仍有争议的CCTO的外秉产生机理，如绝缘晶界和半导晶粒的内部阻挡层模型（即IBLC：internal barrier slayers capacitor），样品与电极接触的肖特基势垒耗尽层模型等。我们用不同的分析方法对这些模型作出进一步深入的研究，这些方法包括（1）、改变样品表面和电极状态并进行阻抗谱和介电谱测量和分析；（2）、对样品进行电压循环冲击处理后，对其进行阻抗谱和介电谱进行研究：（3）、通过Mn掺杂分析其对介电常数的影响。其中，电压循环冲击处理分析部分是本论文的创新部分和特色所在，由此部分的分析，我们发现与其它经典半导体相比，CCTO有其不同寻常的特性，这可能是引起CCTO巨介电常数产生的直接原因。　　 通过阻抗谱分析我们发现CCTO陶瓷中存在三种不同的非均匀介质区域和极化过程，这三种介质区域分别在不同程度上影响着材料的介电常数，利用等效电路对阻抗谱进行拟合，计算得到这三种区域的激活能分别为0.05 eV，0.58 eV和O.49 eV。通过改变电极和对样品表面进行打磨处理并进行详细的电性测量，我们得出这三种不同介电贡献分别源于样品表面势垒，内部晶界势垒和晶粒本身的结论。特别是，我们创新性地应用电压循环冲击处理方法，经过对循环冲击后的介电谱进行仔细分析，认为在CCTO的表面与内部界面处由于存在大量陷阱态，在外电场作用下陷阱态电荷在从与电场垂直界面迁移到与电场平行界面的同时，附带在陷阱电荷迁移时产生的偶极子弛豫是CCTO巨介电常数的起源。