在智能功率集成电路（Smart Power Integrated Circuit，简称SPIC）中，SOI（Silicon On Insulator）技术凭借着功耗低、速度高和集成度高等一系列优点已经获得了广泛的应用。目前，作为智能功率集成电路中的基本元件，高压SOI LDMOS（lateral double-diffused MOSFET）的研究主要集中在提高击穿电压和降低比导通电阻两个方面。在介质埋层中采用具有低介电常数的介质材料也被证明可以有效地增强高压SOI LDMOS的纵向耐压。可是，在器件耐压时，现有的理论模型仅给出了变介电层上方漂移区表面电势及表面电场连续分布的解析式。另一方面，由于高压SOI LDMOS中必须存在一定长度的漂移区以满足其击穿电压的要求，这就限制了其比导通电阻的降低。在缓解高压SOI LDMOS击穿电压与比导通电阻之间矛盾关系的研究中，槽型技术逐渐被应用于器件结构的设计中。利用槽型技术，通过在漂移区中形成由SiO₂填充的介质槽，槽型高压SOI LDMOS可以在较短的器件长度下获得所需的击穿电压，从而降低了比导通电阻和器件所占的芯片面积。但是，有关进一步降低槽型高压SOI LDMOS比导通电阻的研究较少。本论文围绕高压SOI LDMOS击穿电压与比导通电阻之间的矛盾关系，对利用变介电层增强高压SOI LDMOS击穿电压和降低槽型高压SOI LDMOS比导通电阻两个方面进行了深入的研究，提出了一个高压SOI器件势阱模型和两类器件新结构。本文主要创新点如下：第一，建立高压SOI器件势阱模型。基于二维泊松方程，通过修正电势分布的解析式，建立了计及界面积累空穴的高压SOI器件势阱模型。在高压SOI器件反向耐压时，借助所建立的势阱模型，获得了复合介电层上方漂移区内电势及电场连续分布的解析式，并理论分析了复合介电层中各部分不同介电常数对漂移区内电势和电场分布的影响。同时，通过势阱模型的分析发现，在器件反向耐压时高浓度的空穴将周期性地积累于复合介电层上方，并对其形成的机理进行了理论分析。研究表明由势阱模型所获得的漂移区内电势和电场分布与仿真结果吻合较好。所提势阱模型分析了复合介电层中不同的介电常数对器件反向耐压时漂移区内电势及电场分布的影响，并将分析结果应用于高压SOI器件结构的设计中，以提高击穿电压以及缓解自热效应。第二，基于上述势阱模型，提出一类具有变介电层的高压SOI器件新结构。该类结构采用相对介电常数为2.65的低介电常数材料和Si₃N₄材料构成其介质埋层，在利用低介电层增强纵向耐压的同时，还借助复合介电层在漂移区内引入的多个电场峰提高横向耐压，从而提高器件击穿电压。该类结构主要包括：（1）复合介电层高压SOI LDMOS（CK SOI LDMOS），该结构在1μm的顶层硅和1μm的介质埋层下获得了213V的击穿电压；（2）变介电层高压SOI LDMOS（CD SOILDMOS），与常规SOI LDMOS的287V相比，该结构的击穿电压提高为362V。同时，介质埋层中的Si₃N₄还有效地缓解了该类结构的自热效应。在此基础上，对具有低介电常数的介质材料进行了实验探索，制备获得相对介电常数为3.1587的SiOCF薄膜。第三，基于理论分析，提出一类具有低比导通电阻的槽型高压LDMOS新结构。通过理论分析，获得了高压LDMOS比导通电阻与沟道区电阻、漂移区优化掺杂浓度和器件长度的关系。分析结果表明，通过缩短器件长度槽型高压LDMOS实现了比导通电阻的降低，在此基础上降低沟道区电阻或提高漂移区优化掺杂浓度可以进一步降低器件的比导通电阻。基于理论分析，提出具有双纵向场板的槽型高压SOI器件（DFPT MOSFET），该结构借助介质槽内形成的双纵向场板，在提高击穿电压的同时还利用其辅助耗尽作用提高了漂移区优化掺杂浓度，进而降低比导通电阻。在击穿电压为589V时，DFPT MOSFET由此获得了110mΩ·cm²的比导通电阻。同时，又提出埋p岛槽型高压SOI LDMOS器件（PT SOI LDMOS），该结构利用埋p岛的辅助耗尽作用实现比导通电阻的进一步降低。研究结果表明，PT SOI LDMOS在261V的击穿电压下比导通电阻降低至10.2mΩ·cm²。此外，还研究了双沟道槽型高压器件（DG LDMOS）和延伸栅槽型高压SOI器件（EGT SOIMOSFET），并成功对EGT SOI MOSFET结构进行了实验制备。仿真结果表明，DG LDMOS在击穿电压为226V时可以获得5.9mΩ·cm²的比导通电阻，而EGTSOI MOSFET则获得了233V的击穿电压和3.3mΩ·cm²的比导通电阻。