大数据处理、高性能计算、消费电子等应用的不断涌现与升级对处理器的计算能力提出了新的要求。依靠增加规模、提高频率的方式来提升处理器性能，不仅会增加硬件开销、加大系统能耗，也使得系统的设计和生产难度加大。硬件加速器作为一种专用的处理模块，能够有效地代替主处理器完成特定的计算任务。通过选择合适的芯片设计加速处理模块，并将具有不同功能的模块互连构成加速阵列帮助处理器执行特定的计算任务，不仅能够满足系统的应用需要，也降低了系统的开销和能耗。因此，融合加速和硬件加速器的虚拟化应用以及互连技术是解决该问题的关键。随着加速器互连技术的发展，FPGA以其丰富的内部资源，便捷的设计方式和较低的功耗和成本为各类定制硬件加速器的设计提供了极大的便利；网络通信的方式解决了其他连接方式扩展性差，时延长，需要全局同步等问题。采用网络互连方式构成的加速器互连网络成为未来加速器发展的趋势。　　本文的主要研究内容包括：(1)分析了加速器的基本概念和发展趋势，研究了硬件加速器的原理和结构，总结出加速器互连网络的关键技术。通过对加速器互连网络中加速路经的分析，总结出不同类型节点在加速路径中的不同功能。并在路由器结构的基础上，给出了加速器互连网络节点的一般结构。(2)提出了一种全新的虚拟双通道加速器节点结构。该结构为加速任务划分出单独的虚信道单元，将加速路径和路由路径进行分离，解决了节点输入端口加速任务和路由任务对虚信道单元的竞争问题；并将节点内加速处理单元设计在路由器内部，有效降低了数据在节点内的传输时延。(3)本文建立了仿真平台，测试了不同规模加速器互连网络的性能，对比了采用虚拟双通道节点的加速器互连网络和采用一般结构的加速器互连网络的性能参数，前者在时延上性能提高约30.14％，吞吐量上性能提高约57.13％，极大提升了加速器互连网络的性能。(4)通过对加速节点内各功能单元的分析，总结出各单元的结构对加速器互连网络开销和功耗的影响，得出了在网络拓扑和路由算法等因素确定的情况下，虚信道单元中FIFO电路的参数对网络性能影响较大的结论。通过仿真，测试了采用不同深度虚信道的加速器互连网络的性能，总结出FIFO电路深度和网络性能的一般规律。